A3P250-PQG208I de programmeerbare Logicaics FPGA Loodvrije Serie van de Gebieds Programmeerbare Poort

Productomschrijving

A3P250-PQG208I de programmeerbare Logicaics FPGA LOODVRIJE Serie van de Gebieds Programmeerbare Poort A3P250-PQG208I

Eigenschappen en Voordelen

Hoge Capaciteit

• 15 K aan 1 M System Gates

• Tot 144 Kbits van Ware dubbel-Haven SRAM

• Tot 300 Technologie van de Gebruikersi/os de Herprogrammeerbare Flits

• 130 NM, 7-laag Metaal (Koper 6), plotseling-Gebaseerd CMOS Proces

• Moment op Niveau 0 Steun

• Single-Chip Oplossing

• Behoudt Geprogrammeerd Ontwerp wanneer Aangedreven van Hoge Prestaties

• 350 Mhz-Systeemprestaties

• 3.3 V, PCI in-Systeem † het met 64 bits van 66 Mhz (ISP) programmeren en Veiligheid die

• ISP die Decryptie de met 128 bits van op-Spaanderadvanced encryption standard (AES) gebruiken (behalve ARM®-Toegelaten ProASIC®3-apparaten) via JTAG (volgzaam IEEE 1532) † • FlashLock® om FPGA-Inhouds Lage Macht te beveiligen

• Kernvoltage voor Lage Macht

• Steun voor 1,5 v-slechts Systemen

• Low-Impedance Flits schakelt Krachtige Verpletterende Hiërarchie

• Het gesegmenteerde, Hiërarchische Verpletteren en Klokstructuur

Geavanceerde I/O

• 700 Mbps Ddr, LVDS-Geschikt I/Os (A3P250 en hierboven)

• 1.5 de Verrichting van V, van het mengen-Voltage van 1,8 V, van 2,5 V, en 3,3 V-

• Brede Waaier de Steun van het Voedingvoltage per jesd8-B, die I/Os toestaan om van 2,7 V aan 3,6 V te werken

• Bank-verkiesbare I/O voltage-Omhooggaand aan 4 Banken per Spaander

• Single-Ended I/O Normen: LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 V DE INPUT VAN V PCI/3,3 PCI-X † EN VAN LVCMOS 2,5 V/5,0 V

• Differentiële I/O Normen: LVPECL, LVDS, B-LVDS, en m-LVDS (A3P250 en hierboven) • I/O Registers op Input, Output, en laten Wegen toe • Heet-Swappable en het Koude Sparen I/Os ‡

• De programmeerbare Output zwenkt Tarief † en Aandrijvingssterkte

• Zwak trek /- neer uit

• De Test van het de Grensaftasten van IEEE 1149,1 (JTAG)

• Speld-compatibele Pakketten over de ProASIC3-Conditionerende Kring van de Familieklok (CCC) en PLL †

• Zes CCC Blokken, met een Geïntegreerde PLL

• Configureerbare Phase-Shift, vermenigvuldigt/verdeelt, vertraagt Mogelijkheden en Externe Terugkoppeling

• Ingebedde Geheugen † het brede van het Inputfrequentiegebied (1,5 Mhz aan 350 Mhz)

• 1 Kbit van FlashROM-Gebruikers Niet-vluchtig Geheugen

• SRAMs en FIFOs met veranderlijk-aspect-Verhouding 4.608-beetje RAM Blocks (organisaties ×1, ×2, ×4, ×9, en ×18) †

• De ware Steun van de het WAPENbewerker van dubbel-Havensram (behalve ×18) in ProASIC3 FPGAs

• M1proasic3 Zachte Bewerker apparaat-ARM®Cortex®-M1 Beschikbaar met of zonder Debug