Een mt61k256m32je-14-van de het Flashgeheugenborrel van 8gb EMMC Controlemechanisme IC GDDR6 8G 256MX32

Productomschrijving

MT61K256M32JE-14: Een Originele de Gegevensopslag van het BORRELgddr6 8G 256MX32 FBGA Geheugen

Eigenschappen

• VDD = VDDQ = 1.35V ±3%, 1.25V ±3%, en 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Datasnelheid: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 afzonderlijke onafhankelijke kanalen (x16)

• x16/x8 en 2 kanaal/configuraties de pseudodie van de kanaal (PC) wijze bij het terugstellen wordt geplaatst

• Enige gebeëindigde interfaces per kanaal voor beveladres (CA) en gegevens

• Differentiële klokinput CK_t/CK_c voor CA per 2 kanalen

• Één differentiële klokinput WCK_t/WCK_c per kanaal voor gegevens (DQ, DBI_n, EDC)

• Dubbel datasnelheid (Ddr) bevel/adres (CK)

• Vierlingdatasnelheid (QDR) en dubbele datasnelheid (Ddr) gegevens (WCK), afhankelijk van werkende frequentie

• de architectuur van 16n prefetch met 256 beetjes per gelezen serie of schrijftoegang

• 16 interne banken

• 4 bankgroepen voor tCCDL = 3tCK en 4tCK

• Programmeerbare GELEZEN latentie

• Programmeerbaar SCHRIJF latentie

• Schrijf de functie van het gegevensmasker via CA-bus met enige en dubbele granularity van het bytemasker

• De inversie van de gegevensbus (DBI) en CA-businversie (CABI)

• Input-output PLL

• CA-bus die opleiden: CA ingevoerde controle via de signalen van DQ/DBI_n/EDC

• WCK2CK klok opleiding met faseinformatie via EDC signalen

• De gegevens lezen en schrijven opleiding via gelezen FIFO (diepte = 6)

• De lees-schrijfdieintegriteit van de gegevenstransmissie door cyclische redundantiecontrole wordt beveiligd

• Programmeerbare CRC GELEZEN latentie

• Programmeerbare CRC SCHRIJFT latentie

• Programmeerbaar EDC greeppatroon voor CDR

• RDQS-wijze op EDC spelden