A3P250-FG256 Programmeerbare de Poortserie van het Spaandersmd SM TFPGA Gebied van geïntegreerde schakelingen

Productomschrijving

A3P250-FG256 SMD/SM TFPGA - Serie van de Gebieds de Programmeerbare Poort

Eigenschap

• 15 K aan 1 M System Gates

• Tot 144 Kbits van Ware dubbel-Haven SRAM

• Tot 300 Gebruiker I/Os

• 130 NM, 7-laag Metaal (Koper 6), plotseling-Gebaseerd CMOS Proces

• Moment op Niveau 0 Steun

• Single-Chip Oplossing

• Behoudt Geprogrammeerd Ontwerp wanneer weg Aangedreven

• 350 Mhz-Systeemprestaties

• 3.3 V, 66 Mhz PCI met 64 bits †

• ISP die Decryptie de met 128 bits van op-Spaanderadvanced encryption standard (AES) (behalve ARM®-Toegelaten ProASIC®3-apparaten) gebruiken via JTAG (volgzaam IEEE 1532) †

• FlashLock® om FPGA-Inhoud te beveiligen

• Kernvoltage voor Lage Macht

• Steun voor 1,5 v-slechts Systemen • Low-Impedance Flitsschakelaars• Het gesegmenteerde, Hiërarchische Verpletteren en Klokstructuur• 700 Mbps Ddr, LVDS-Geschikt I/Os (A3P250 en hierboven)

• 1.5 de Verrichting van V, van het mengen-Voltage van 1,8 V, van 2,5 V, en 3,3 V-

• Brede Waaier de Steun van het Voedingvoltage per jesd8-B, die I/Os toestaan om van 2,7 V aan 3,6 V te werken • Bank-verkiesbare I/O voltage-Omhooggaand aan 4 Banken per Spaander

• Single-Ended I/O Normen: LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 V DE INPUT VAN V PCI/3,3 PCI-X † EN VAN LVCMOS 2,5 V/5,0 V

• Differentiële I/O Normen: LVPECL, LVDS, B-LVDS, en m-LVDS (A3P250 en hierboven) • I/O Registers op Input, Output, en laten Wegen toe

• Heet-Swappable en het Koude Sparen I/Os ‡

• De programmeerbare Output zwenkt Tarief † en Aandrijvingssterkte • Zwak trek /- neer uit

• De Test van het de Grensaftasten van IEEE 1149,1 (JTAG)

• Speld-compatibele Pakketten over de ProASIC3-Familie